Circuito Integrado TTL 74LS112. Flip-flop J-K negativo biestable T con funciones clear y preset Cuando las funciones de preset y clear están inactivos (alto), los datos a las entradas J y K que satisfacen los requisitos de tiempo de configuración se transfieren a las salidas en el borde con pendiente negativa del pulso de reloj. Reloj de activación se produce a un nivel de tensión y no está directamente relacionada con el tiempo de subida del pulso de reloj. Tras el intervalo de tiempo de espera, los datos a las entradas J y K pueden ser cambiados sin afectar los niveles en las salidas.

Especificaciones:

Familia: LS

Tipo Flip-flop: JK

Tipo de disparo: Edge Negativo

Tipo de salida: Differential / Complementaria

Tensión de alimentación mínima: 4.75 V

Tensión de alimentación máxima: 5.25 V

Retardo de propagación: 15 ns

Frecuencia: 30 MHz

Corriente de salida: 8 mA

Temperatura de operación mínima: 0°C

Temperatura de operación máxima: 70°C

Encapsulado: DIP 16 pines